PCB

mSAP

什麼是 mSAP？把更多電路塞進更小的空間

Q: 如何精準控制閃蝕與動態補償，防止過蝕與底側蝕？

閃蝕（Flash Etching）易侵蝕銅線底側，我們建議在 CAM 階段預先加寬微細線路頂端；生產端採用高選擇性有機酸閃蝕藥水，並直連在線 ORP/銅離子感測器實時微調噴嘴壓力與速度，將底側蝕（Undercut）控制在微米級以下，保障高頻阻抗。

Q: 如何解決超細線距下乾膜氣泡、殘膠與 LDI 對位誤差？

我們認為關鍵在於 「真空壓膜（Vacuum Lamination）、電漿（Plasma）去殘膠」與 「4-Beam LDI 動態光學對位」。氣泡與殘膠會直接引發微短路。在過往的載板轉型案例來看，我們建議應採用真空熱壓膜消除微氣泡，壓膜後導入 O2/CF4 電漿潔淨表面；曝光端採用 4 光束 LDI 系統並搭配動態網格（Dynamic Grid）補償基板縮漲，將對位精度提升至 ±5µm 內。

Q: 如何優化脈衝電鍍與添加劑，確保線高一致性與高 Aspect Ratio 填孔？

高寬比盲孔容易產生電鍍空洞，應導入正反向脈衝電流（PPR）以破壞高電流密度區的離子濃差；搭配 CVS（循環伏安剝離法）動態調控抑制劑與光亮劑濃度，確保全板線高極差 <5% 並達成 100% 無空洞盲孔填平。

Q: 如何提升超薄基銅與介電層結合力，防範熱衝擊下脫落？

我們的解決方法為 「奈米級無粗化化學處理（Non-roughness Treatment）」與「偶聯劑分子自組裝」。過度粗化會破壞高頻訊號傳輸。比較好的做法是在 ABF/PP 介電層表面實施奈米級等離子體改性，並塗布矽烷偶聯劑（Silane Coupling Agent）；在不增加物理粗糙度的前提下，透過化學鍵結（Covalent Bonding）將基銅與介電層剝離強度（Peel Strength）提升 30% 以上，輕鬆通過 Reflow 熱衝擊。

Q: 如何建立早期瑕疵攔截與高良率 AOR 機制？

判斷指標在於 「LDI 後高解析度 AOI 早期攔截」與「 AOR（自動光學重工）微米雷射修補 SOP」。閃蝕後才發現不良將造成損失。高階產線應於乾膜顯影後（LDI 後）即導入 2D/3D AOI 全檢，搶先在電鍍前剔除對位偏離；對電鍍後微小跨橋或殘銅，則連鎖 AOR 雷射微米級氣化修補，將 mSAP 直通良率（FPY）拉升至 95% 以上。

前言：

mSAP（Modified Semi-Additive Process，改良型半加成法）是一種用來製作 PCB／IC 載板細線路的製程技術，常見於高密度 HDI、類載板（SLP）、高階手機板與部分 IC 載板應用。

傳統 PCB 那樣「先覆上一層較厚的銅，再把不要的銅蝕刻掉」，而mSAP 是先使用超薄銅層作為基礎，再透過光阻、圖形電鍍與快速蝕刻，把銅「長」在需要形成線路的位置，因此能降低側蝕、縮小線寬與線距，讓更多線路塞進有限面積。

作者：

製造新觀點

閱讀時間：

27 分鐘

更新日期：

2026 年 2 月 24 日

mSAP的 4 個核心製程與特徵

三大 PCB 製程的 4 個差異

AI Server、HPC 與 High-Speed

IC Substrate 與 SLP/HDI 的差異

AI 優化 mSAP 製程的 4 個應用

mSAP 製程中的 3 個瓶頸

mSAP 材料體系選擇的 3 個方向

mSAP 設備投資與營運成本

提升 mSAP 製程良率的 4 個方案

下一代 Sub-10μm 微細線路的路徑

mSAP的 4 個核心製程與特徵

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01 mSAP的 4 個核心製程與特徵

與傳統減成法（Subtractive Process）直接在厚銅箔上進行強蝕刻不同，mSAP 採用「先超薄銅底層、後選擇性電鍍增厚、最後微蝕刻退底銅」的思維。mSAP 的四大關鍵步驟（超薄化學銅/底銅、光阻微影、選擇性電鍍加厚、微蝕刻閃蝕），是所有 PCB 工程師、IC 封裝設計師與電子供應鏈分析師掌握高密度互連技術的第一步，能幫助您在面對高密度電路設計時，精確預判線路截面形狀與側蝕風險，為後續的 PCB 架構選型與製造可行性評估（DFM）建立基礎。

mSAP 五大核心製造步驟：

步驟順序	製程步驟名稱	核心動作與技術細節	對最終線路品質與良率的影響
1	基材薄銅化 / 壓合 (Base Preparation)	壓覆帶有超薄銅箔（例如 2µm）的基板，或將厚銅減薄至微米級。	決定後續微蝕（Flash Etch）的均勻度，若基銅不平整易導致斷路。
2	壓光阻與黃光顯影 (Dry Film / Lithography)	壓上乾膜光阻，透過 LDI（雷射直接成像）曝光顯影，露出欲電鍍線路區域。	決定線寬精度（L/S）；LDI 聚焦與解析度直接影響線邊粗糙度。
3	電鍍加銅 (Pattern Electroplating)	以超薄底銅為導電層，在未蓋光阻區域電鍍沉積銅層，填滿槽溝至目標厚度。	決定銅線高度與厚度均勻性，需精準控制電流密度（ASD）。
4	剝膜 (Strip Photoresist)	使用化學藥水將乾膜光阻去剝離，露出下方未電鍍的超薄底層銅。	需避免剝膜殘留（Residue）或損傷已電鍍好的銅線壁。
5	閃蝕 / 微蝕 (Flash Etch / Seed Etch)	利用快速微蝕液將露出的 2µm 超薄底銅咬掉，使線路完全獨立隔離。關鍵技術水準：	蝕刻時間短，若過蝕會削弱主線路，欠蝕會造成微短路。

基板預處理與超薄底銅層（Seed Layer）準備： 在絕緣基材上保留或化學沉積一層極薄的銅層（通常厚度小於 2 ~ 3 µm），作為後續電鍍的導電底層。
高解析度光阻貼附與微影顯影（Photoresist Lithography）： 貼上乾膜光阻（Dry Film），透過 LDI（雷射直接成像）精準曝光，僅露出預計形成線路的區域。
選擇性圖案電鍍增厚（Pattern Electroplating）： 以超薄底銅為導電介質，在未被光阻覆蓋的線路區域選擇性電鍍沉積銅，使線路垂直生長至目標厚度。
剝膜與微蝕閃蝕（Strip & Flash Etch）： 剝離光阻後，對整板進行極短時間的微蝕刻（Flash Etch），迅速蝕刻掉僅數微米的超薄底銅，保留厚實的電鍍線路。

mSAP 能夠做出非常細的線路，但我們是否評估過「閃蝕（Flash Etch）」步驟如果控制不當，對超細線路底部寬度造成的削弱風險？」

這揭示了製程良率的痛點，我們不能僅依賴經驗微調閃蝕時間，而應導入基於 AI 視覺的即時化學藥水濃度與蝕刻速率動態補償系統，將微蝕刻過程從「定時運作」轉變為「閉迴路動態精準控制」，確保超細線路的幾何結構完美無瑕。

01 mSAP的 4 個核心製程與特徵

mSAP 五大核心製造步驟：

步驟順序	製程步驟名稱	核心動作與技術細節	對最終線路品質與良率的影響
1	基材薄銅化 / 壓合 (Base Preparation)	壓覆帶有超薄銅箔（例如 2µm）的基板，或將厚銅減薄至微米級。	決定後續微蝕（Flash Etch）的均勻度，若基銅不平整易導致斷路。
2	壓光阻與黃光顯影 (Dry Film / Lithography)	壓上乾膜光阻，透過 LDI（雷射直接成像）曝光顯影，露出欲電鍍線路區域。	決定線寬精度（L/S）；LDI 聚焦與解析度直接影響線邊粗糙度。
3	電鍍加銅 (Pattern Electroplating)	以超薄底銅為導電層，在未蓋光阻區域電鍍沉積銅層，填滿槽溝至目標厚度。	決定銅線高度與厚度均勻性，需精準控制電流密度（ASD）。
4	剝膜 (Strip Photoresist)	使用化學藥水將乾膜光阻去剝離，露出下方未電鍍的超薄底層銅。	需避免剝膜殘留（Residue）或損傷已電鍍好的銅線壁。
5	閃蝕 / 微蝕 (Flash Etch / Seed Etch)	利用快速微蝕液將露出的 2µm 超薄底銅咬掉，使線路完全獨立隔離。關鍵技術水準：	蝕刻時間短，若過蝕會削弱主線路，欠蝕會造成微短路。

基板預處理與超薄底銅層（Seed Layer）準備： 在絕緣基材上保留或化學沉積一層極薄的銅層（通常厚度小於 2 ~ 3 µm），作為後續電鍍的導電底層。
高解析度光阻貼附與微影顯影（Photoresist Lithography）： 貼上乾膜光阻（Dry Film），透過 LDI（雷射直接成像）精準曝光，僅露出預計形成線路的區域。
選擇性圖案電鍍增厚（Pattern Electroplating）： 以超薄底銅為導電介質，在未被光阻覆蓋的線路區域選擇性電鍍沉積銅，使線路垂直生長至目標厚度。
剝膜與微蝕閃蝕（Strip & Flash Etch）： 剝離光阻後，對整板進行極短時間的微蝕刻（Flash Etch），迅速蝕刻掉僅數微米的超薄底銅，保留厚實的電鍍線路。

mSAP 能夠做出非常細的線路，但我們是否評估過「閃蝕（Flash Etch）」步驟如果控制不當，對超細線路底部寬度造成的削弱風險？」

02 三大 PCB 製程的 4 個差異

在電路板與載板製造領域，減成法（Subtractive）、改良型半加成法（mSAP）與半加成法（SAP）代表著不同層級的製造工藝。我們從「線寬線距（L/S）極限、線路截面矩形度（矩形因子）、設備 CAPEX 投資與產品應用領域」四個關鍵維度進行全方位的綜合比較。這能協助電子產業高階主管、產品架構師與採購策略制定者，在面對 SLP、HDI 或 IC 載板開發時，做出最符合產品效能與商業成本效益的製程路徑選擇。

維度	傳統減成法（Subtractive）	改良型半加成法（mSAP）	半加成法（SAP）
線寬 / 線距（L/S）限制	> 35/35µm （瓶頸於側蝕嚴重）	15/15µm ~ 30/30µm	< 10/10µm （可達 5/5µm 以下）
線路截面形狀（側蝕與矩形度）	側蝕嚴重，呈現梯形（Trapezoidal），截面因子低	側蝕小，截面接近直角矩形（Rectangular）	幾乎無側蝕，線路壁面極度垂直
設備 CAPEX 與環境要求	投資成本最低，標準無塵室即可	投資成本高，需 LDI、超薄銅處理與黃光無塵室	投資成本高，需半導體等級高潔淨度無塵室
代表產品	多層通孔板、標準 AI Server 主板、車用 PCB	SLP（類載板）、高階多階 HDI、High-Speed PCB	ABF 載板、BT 載板、Package Substrate

線寬線距（L/S）精度維度： 減成法適用於大線路，mSAP 鎖定微細線路（15 ~ 30 µm），SAP 則逼近半導體微米級（< 10 µm）。
訊號完整性（SI）與幾何截面維度： mSAP 的直角矩形線路截面能提供均勻的阻抗控制，比減成法的梯形截面顯著減少高速訊號的反彈與反射。
製造成本與良率平衡維度： mSAP 在比 SAP 低許多的 CAPEX 設備投入下，實現了遠高於減成法的線路密度，是最高性價比的中高階過渡方案。
產品形態適配維度： 減成法主打大尺寸主板，mSAP 專攻高密度 SLP 與高階 HDI，SAP 則專屬於晶片封裝載板（IC Substrate）。

面對未來 AI 晶片封裝與高速傳輸持續縮小的趨勢，企業的產線投資是否具備從 mSAP 向 Semi-SAP 或 SAP 平滑升級的相容性？

企業在長期資產規劃的課題上，建置 mSAP 產線時，應優先引進具備高解析度 LDI（雷射直接成像）設備與無塵室等級，確保同一套黃光與電鍍基礎設施在未來更換關鍵模組後，能無縫支援更下一代的超微細線路生產。

02 三大 PCB 製程的 4 個差異

維度	傳統減成法（Subtractive）	改良型半加成法（mSAP）	半加成法（SAP）
線寬 / 線距（L/S）限制	> 35/35µm （瓶頸於側蝕嚴重）	15/15µm ~ 30/30µm	< 10/10µm （可達 5/5µm 以下）
線路截面形狀（側蝕與矩形度）	側蝕嚴重，呈現梯形（Trapezoidal），截面因子低	側蝕小，截面接近直角矩形（Rectangular）	幾乎無側蝕，線路壁面極度垂直
設備 CAPEX 與環境要求	投資成本最低，標準無塵室即可	投資成本高，需 LDI、超薄銅處理與黃光無塵室	投資成本高，需半導體等級高潔淨度無塵室
代表產品	多層通孔板、標準 AI Server 主板、車用 PCB	SLP（類載板）、高階多階 HDI、High-Speed PCB	ABF 載板、BT 載板、Package Substrate

線寬線距（L/S）精度維度： 減成法適用於大線路，mSAP 鎖定微細線路（15 ~ 30 µm），SAP 則逼近半導體微米級（< 10 µm）。
訊號完整性（SI）與幾何截面維度： mSAP 的直角矩形線路截面能提供均勻的阻抗控制，比減成法的梯形截面顯著減少高速訊號的反彈與反射。
製造成本與良率平衡維度： mSAP 在比 SAP 低許多的 CAPEX 設備投入下，實現了遠高於減成法的線路密度，是最高性價比的中高階過渡方案。
產品形態適配維度： 減成法主打大尺寸主板，mSAP 專攻高密度 SLP 與高階 HDI，SAP 則專屬於晶片封裝載板（IC Substrate）。

面對未來 AI 晶片封裝與高速傳輸持續縮小的趨勢，企業的產線投資是否具備從 mSAP 向 Semi-SAP 或 SAP 平滑升級的相容性？

03 AI Server、HPC 與 High-Speed

隨著 AI Server（例如. NVIDIA HGX/DGX 平台）與 HPC（高效能運算）系統的傳輸速率提升至 PCIe 5.0/6.0 及 112G/224G PAM4，高速 PCB 設計正面臨訊號衰減（Insertion Loss）與阻抗連續性（Impedance Control）挑戰。傳統減成法製造的線路因側蝕（Under-cut）導致截面呈梯形且邊緣粗糙，在高頻集膚效應（Skin Effect）下會引發嚴重的訊號損耗。mSAP 製程透過「直角矩形線路截面、均勻銅厚與極低銅箔表面粗糙度（Ra）」，為 AI Server 主板與 High-Speed PCB 提供卓越的高速傳輸品質，解鎖 AI 算力集群的效能。

直角矩形截面，確保阻抗控制（Impedance Tolerance）達 ±5 以內： 消除減成法的梯形側蝕角度，使高頻訊號沿傳輸線走線時不發生阻抗突變。
減少集膚效應損耗（Skin Effect Loss）： mSAP 配合超低粗糙度（HVLP/VLP）薄銅底層，顯著降低高頻電流在銅導體表面流動時的阻抗與熱耗散。
大幅提升 wiring density（佈線密度），縮短傳輸路徑： 20/20 µm的 L/S 能力可在相同 PCB 面積內容納更多高速差分對（Differential Pairs），縮短晶片間的實體距離。
線路邊緣對齊精度（Line Edge Roughness）： LDI 結合選擇性電鍍使線路邊緣高度平滑，減少高頻高次諧波引起的相位雜訊與串擾（Crosstalk）。

為了 AI Server 的高頻效能而採用 mSAP 製程時，我們是否同步解決了高密度細線路在承受大電流（High Power Delivery）時的散熱與電遷移（Electromigration）風險？

電源完整性（PI）與可靠度對 mSAP 相對重要，設計團隊必須導入「SI/PI/Thermal 跨領域協同模擬」，在 mSAP 高密度走線佈局初期，即透過 AI 模擬對電源線進行專用加寬與熱盲孔（Thermal Via）配置，達到訊號與供電的雙重最佳化。

03 AI Server、HPC 與 High-Speed

直角矩形截面，確保阻抗控制（Impedance Tolerance）達 ±5 以內： 消除減成法的梯形側蝕角度，使高頻訊號沿傳輸線走線時不發生阻抗突變。
減少集膚效應損耗（Skin Effect Loss）： mSAP 配合超低粗糙度（HVLP/VLP）薄銅底層，顯著降低高頻電流在銅導體表面流動時的阻抗與熱耗散。
大幅提升 wiring density（佈線密度），縮短傳輸路徑： 20/20 µm的 L/S 能力可在相同 PCB 面積內容納更多高速差分對（Differential Pairs），縮短晶片間的實體距離。
線路邊緣對齊精度（Line Edge Roughness）： LDI 結合選擇性電鍍使線路邊緣高度平滑，減少高頻高次諧波引起的相位雜訊與串擾（Crosstalk）。

04 IC Substrate 與 SLP/HDI 的差異

mSAP 技術在「類載板（SLP/HDI）」與「IC 載板（IC Substrate，如 ABF Substrate、Package Substrate）」兩大領域均扮演著關鍵角色，但由於兩者對應的封裝層級與結構不同，其製程參數與基材搭配存在顯著差異。 mSAP 在手持裝置 SLP（例如. iPhone 主板）、高階 HDI 升級版，以及進階 IC 封裝載板中的應用皆不同，在面對不同層級的電子零組件開發時，準確選擇材料（RCC、CCL、ABF 膠膜）與 mSAP 製程參數組合非常重要！

SLP（類載板）與高階 HDI 應用： 採用超薄 CCL（覆銅板）基材，L/S 主力在 25/25 µm ~ 30/30 µm，旨在將手機主板體積縮減 30% 以上以騰出電池空間。
IC Package Substrate（晶片封裝載板）應用： 採用 BT 樹脂或 RCC 材，L/S 進入 15/15 µm ~ 20/20 µm，作為打線（Wire Bonding）或倒裝晶片（Flip Chip）的基底介面。
ABF Substrate（高效能 ABF 載板）輔助應用： ABF 載板核心層（Core Layer）或次細線路層可使用 mSAP 進行大面積快速建構，再交由 SAP 完成極細線路層。
對盲孔（Microvia）與雷射鑽孔（Laser Drilling）的精度要求差異： IC 載板搭配的 mSAP 要求更小的盲孔孔徑（<50 µm）與高填孔電鍍（Via Filling）平整度。

隨著 Chiplet（小晶片）與 2.5D/3D 封裝普及，SLP 與 IC 載板之間的界線日益模糊，我們的 mSAP 製程能力是否具備跨足這兩大市場的通用性？

製造企業應評估發展「Substrate-Like Process（載板化 PCB 製程）」，將 IC 載板的高潔淨度管控與電鍍填孔技術下沉至高階 HDI/SLP 產線，以搶佔高性能移動設備與邊緣 AI 裝置的需求。

04 IC Substrate 與 SLP/HDI 的差異

SLP（類載板）與高階 HDI 應用： 採用超薄 CCL（覆銅板）基材，L/S 主力在 25/25 µm ~ 30/30 µm，旨在將手機主板體積縮減 30% 以上以騰出電池空間。
IC Package Substrate（晶片封裝載板）應用： 採用 BT 樹脂或 RCC 材，L/S 進入 15/15 µm ~ 20/20 µm，作為打線（Wire Bonding）或倒裝晶片（Flip Chip）的基底介面。
ABF Substrate（高效能 ABF 載板）輔助應用： ABF 載板核心層（Core Layer）或次細線路層可使用 mSAP 進行大面積快速建構，再交由 SAP 完成極細線路層。
對盲孔（Microvia）與雷射鑽孔（Laser Drilling）的精度要求差異： IC 載板搭配的 mSAP 要求更小的盲孔孔徑（<50 µm）與高填孔電鍍（Via Filling）平整度。

隨著 Chiplet（小晶片）與 2.5D/3D 封裝普及，SLP 與 IC 載板之間的界線日益模糊，我們的 mSAP 製程能力是否具備跨足這兩大市場的通用性？

05 AI 優化 mSAP 製程的 4 個應用

mSAP 製程的線寬線距已推進至 20µm 以下，這意味著肉眼甚至傳統光學顯微鏡已無法有效進行品質監控。微小的乾膜殘渣、微蝕刻不均或電鍍電流密度波動，都會直接導致整張板子報廢。智慧製造將 AI 視覺、邊緣運算、閉迴路控制與數位雙生（Digital Twin）注入 mSAP 生產線，透過「AI + 智慧製造」為高難度 mSAP 製程補齊良率控制的最後一塊拼圖，實現高效率與高穩定度的智慧化生產。

基於深度學習的 AOI/ACI AI 瑕疵二次判廢（AI Visual Inspection）： 在 mSAP 顯影與蝕刻後，AI 視覺模型能毫秒級精確識別殘銅、微斷路、線傷，並自動剔除假報警（False Alarm）。
閉迴路電鍍與閃蝕動態參數調整（Closed-loop Control）： AI 即時監控電鍍槽銅離子濃度與閃蝕速率，動態調整電流密度與板傳送速度，確保線寬公差控制在 ±1.5µm。
mSAP 壓合與黃光對位數位雙生（Digital Twin Alignment）： 透過數位雙生模擬板材在高溫壓合後的漲縮（Warpage & Shrinkage），預先在 LDI 曝光時進行非線性補償對位。
預測性品質管理（Predictive Yield Analytics）： 採集 mSAP全流程數百個 Sensor 數據，AI 預測模型能提前警示哪一步驟的參數漂移將導致後續電鍍不良。

導入 AI 視覺檢測，是為了「更快發現瑕疵」，還是為了「找出參數根因，讓瑕疵不再發生」？我們建議企業建立「mSAP 製程數據與品質閉迴路（Process-to-Quality Loop）」，將 AOI 檢出的瑕疵幾何特徵，自動回溯至上游 LDI 能量或電鍍槽電場分布模型中進行自動校正，真正實現「零缺陷製造（Zero Defect Manufacturing）」的目標。

05 AI 優化 mSAP 製程的 4 個應用

基於深度學習的 AOI/ACI AI 瑕疵二次判廢（AI Visual Inspection）： 在 mSAP 顯影與蝕刻後，AI 視覺模型能毫秒級精確識別殘銅、微斷路、線傷，並自動剔除假報警（False Alarm）。
閉迴路電鍍與閃蝕動態參數調整（Closed-loop Control）： AI 即時監控電鍍槽銅離子濃度與閃蝕速率，動態調整電流密度與板傳送速度，確保線寬公差控制在 ±1.5µm。
mSAP 壓合與黃光對位數位雙生（Digital Twin Alignment）： 透過數位雙生模擬板材在高溫壓合後的漲縮（Warpage & Shrinkage），預先在 LDI 曝光時進行非線性補償對位。
預測性品質管理（Predictive Yield Analytics）： 採集 mSAP全流程數百個 Sensor 數據，AI 預測模型能提前警示哪一步驟的參數漂移將導致後續電鍍不良。

06 mSAP 製程中的 3 個瓶頸

儘管 mSAP 具備強大的微細線路製造能力，但在實際生產中，工程團隊必須克服「超薄底銅附著力不足、壓延銅/化學銅閃蝕側蝕，以及高高寬比（Aspect Ratio）電鍍不均」三大嚴峻的物理與化學瓶頸。學習本主題，讀者能深入了解這些製程痛點的形成機制，並掌握業界前沿的化學藥水配方優化、表面粗化技術及脈衝電鍍（Pulse Plating）等解決方案。這對於提高 mSAP 產線的實際良率（Yield Rate）與降低生產廢料率，具有工程實用價值。

超薄底銅與基材附著力（Adhesion）不足： 底銅太薄易在後續工序脫落。建議採用新型奈米級表面矽烷化處理與高附著力化學銅（Electroless Copper）配方。
閃蝕（Flash Etching）過程中的線路底部側蝕（Undercut）：微蝕刻液在咬掉底銅時會微幅侵蝕主線路底部。建議導入高選擇性有機抑蝕劑化學藥品，僅針對底銅進行超高速定向蝕刻。
高密度盲孔與超細線路電鍍均勻性（Plating Uniformity）：電流集中於表面，導致孔內或細縫處電鍍銅厚不足。建議採用反向脈衝電鍍（Reverse Pulse Plating）與專利電鍍添加劑（Suppressor/Leveller）。

遇到 mSAP 良率瓶頸時，你是選擇更換化學藥水，還是在化驗分析與數據監測上找出真正的化學反應平衡點？

我們鼓勵企業建立「材料、化學、多場域」模擬能力，工程除錯應建立在科學方法之上，在導入新藥水或新基材前，先透過電腦模擬化學流場與電場分布，大幅縮短現場試佈線（DOE）的時間與成本。

mSAP 製造過程常見品質缺陷成因：

常見品質	缺陷缺陷外觀與特徵	根本原因 (Root Cause)	工程解決與改善對策
微短路 / 銅殘 (Micro-Short / Copper Residue)	相鄰細線之間有微小銅絲連接。	Flash Etch 蝕刻不完全，或乾膜顯影殘膠阻止底銅被咬掉。	提升 Flash Etch 藥水更新率與噴壓，強化顯影後的水洗與 Plasma 清潔。
線寬過細 / 咬底 (Undercut / Line Slimming)	銅線底部被掏空，導致線路容易剝落。	Flash Etch 時間過長，或蝕刻液對側面防蝕保護不足。	優化閃蝕藥水配方（添加適量側面保護劑），縮短浸泡時間。
塌線 / 倒線 (Line Collapse)	細高比（High Aspect Ratio）的銅線傾倒。	線寬極細（如 < 15µm）但銅厚較高，高寬比過大導致附著力不足。	控制電鍍銅厚與線寬的高寬比（Aspect Ratio 建議控制在 < 1.5 ~2.0）。
電鍍凹陷 / 不均 (Void / Un-uniformity)	盲孔或細線槽內電鍍銅未填滿。	深孔或高密度溝槽內電鍍藥水對流不良，電流密度不均。	採用高貫孔能力（Throwing Power）的專用電鍍添加劑（光亮劑/抑制劑）。

06 mSAP 製程中的 3 個瓶頸

超薄底銅與基材附著力（Adhesion）不足： 底銅太薄易在後續工序脫落。建議採用新型奈米級表面矽烷化處理與高附著力化學銅（Electroless Copper）配方。
閃蝕（Flash Etching）過程中的線路底部側蝕（Undercut）：微蝕刻液在咬掉底銅時會微幅侵蝕主線路底部。建議導入高選擇性有機抑蝕劑化學藥品，僅針對底銅進行超高速定向蝕刻。
高密度盲孔與超細線路電鍍均勻性（Plating Uniformity）：電流集中於表面，導致孔內或細縫處電鍍銅厚不足。建議採用反向脈衝電鍍（Reverse Pulse Plating）與專利電鍍添加劑（Suppressor/Leveller）。

遇到 mSAP 良率瓶頸時，你是選擇更換化學藥水，還是在化驗分析與數據監測上找出真正的化學反應平衡點？

mSAP 製造過程常見品質缺陷成因：

常見品質	缺陷缺陷外觀與特徵	根本原因 (Root Cause)	工程解決與改善對策
微短路 / 銅殘 (Micro-Short / Copper Residue)	相鄰細線之間有微小銅絲連接。	Flash Etch 蝕刻不完全，或乾膜顯影殘膠阻止底銅被咬掉。	提升 Flash Etch 藥水更新率與噴壓，強化顯影後的水洗與 Plasma 清潔。
線寬過細 / 咬底 (Undercut / Line Slimming)	銅線底部被掏空，導致線路容易剝落。	Flash Etch 時間過長，或蝕刻液對側面防蝕保護不足。	優化閃蝕藥水配方（添加適量側面保護劑），縮短浸泡時間。
塌線 / 倒線 (Line Collapse)	細高比（High Aspect Ratio）的銅線傾倒。	線寬極細（如 < 15µm）但銅厚較高，高寬比過大導致附著力不足。	控制電鍍銅厚與線寬的高寬比（Aspect Ratio 建議控制在 < 1.5 ~2.0）。
電鍍凹陷 / 不均 (Void / Un-uniformity)	盲孔或細線槽內電鍍銅未填滿。	深孔或高密度溝槽內電鍍藥水對流不良，電流密度不均。	採用高貫孔能力（Throwing Power）的專用電鍍添加劑（光亮劑/抑制劑）。

07 mSAP 材料體系選擇的 3 個方向

在 mSAP（改良型半加成法）製程中，基材（Substrate Material）的選擇直接決定了微細線路的附著力、介電性能以及整體製造成本。目前業界主要採用RCC（Resin Coated Copper，附樹脂銅箔）與超薄 CCL（Copper Clad Laminate，覆銅板）兩種材料路線。我們能從「介電層厚度控制與介質損耗（Df）、底銅厚度與閃蝕難易度、材料採購與加工總成本」三個關鍵維度，比較 RCC 與超薄 CCL 的優劣，為產品規劃提供最精準的材料選擇做根據。

底銅厚度與閃蝕品質維度： RCC 可提供更薄甚至可剝離（Carrier-based）的極薄銅箔（≤2µm），使 mSAP 閃蝕更輕鬆且無側蝕；超薄 CCL 銅厚多在 12µm 或 9µm，需先打薄（減銅）方可進行 mSAP。
介電層（Dielectric Layer）厚度與高頻 Df 性能維度： RCC 無玻纖布（Glass-free），能做到薄介電層且無玻纖效應（Glass Weave Effect），對高頻高速訊號佳；超薄 CCL 含玻纖布，機械強度較高但厚度受限。
整體材料成本與供應鏈成熟度維度： 超薄 CCL 供應鏈極其成熟且成本較低；RCC 材料單價高昂且壓合加工視窗（Window）較窄，但能實現更高的線路密度。

為了追求微細線路而採用 RCC 材料時，我們是否有能力管控好無玻纖布 RCC 在高溫製程中的板彎板甩（Warping）問題？

設計與製造團隊應針對高層數 mSAP 板採用「混合壓合（Hybrid Layup）」策略，在需要超細線路的高速訊號外層採用 RCC + mSAP，內層與支撐層則採用標準超薄 CCL，兼顧效能、結構強度與成本控制。

07 mSAP 材料體系選擇的 3 個方向

底銅厚度與閃蝕品質維度： RCC 可提供更薄甚至可剝離（Carrier-based）的極薄銅箔（≤2µm），使 mSAP 閃蝕更輕鬆且無側蝕；超薄 CCL 銅厚多在 12µm 或 9µm，需先打薄（減銅）方可進行 mSAP。
介電層（Dielectric Layer）厚度與高頻 Df 性能維度： RCC 無玻纖布（Glass-free），能做到薄介電層且無玻纖效應（Glass Weave Effect），對高頻高速訊號佳；超薄 CCL 含玻纖布，機械強度較高但厚度受限。
整體材料成本與供應鏈成熟度維度： 超薄 CCL 供應鏈極其成熟且成本較低；RCC 材料單價高昂且壓合加工視窗（Window）較窄，但能實現更高的線路密度。

為了追求微細線路而採用 RCC 材料時，我們是否有能力管控好無玻纖布 RCC 在高溫製程中的板彎板甩（Warping）問題？

08 mSAP 設備投資與營運成本

將傳統 PCB 產線升級或新建為 mSAP（改良型半加成法）專用產線，是一項數千萬甚至數億美元級別的資本支出（CAPEX）決策。mSAP 產線不僅需要引進高精度 LDI 黃光曝光機、垂直連續電鍍（VCP）設備與高潔淨度無塵室，更面臨著更高的化學藥水耗損與廢水處理等營運成本（OPEX）。我們必須建立財務與良率 ROI 評估模型，準確計算出投資回收期與產能利用率（OEE）臨界點。

CAPEX 資本支出構成計算： 包含高解析度 LDI（雷射直接成像機）、超薄銅化學鍍線、垂直連續電鍍（VCP）設備、高階 AOI/ACI 與 Cleanroom（無塵室等級 Class 1000/100）建置。
OPEX 營運成本與耗材分析： 包含昂貴的乾膜光阻耗用、專用化學電鍍藥水、高純度銅陽極、超純水消耗以及高昂的含銅廢水/廢液環保處理費用。
良率（Yield）對 Unit Cost 的敏感度分析（Sensitivity Analysis）： 在 20/20 µm線路下，良率每提升 1%，單板分攤成本即顯著下降；當良率低於 70% 臨界點時，mSAP 的高昂成本將侵蝕企業利潤。

在計算 mSAP 產線的 ROI 時，不能只算進了高級設備的折舊，這樣會低估了高密度黃光與電鍍製程所需的環保廢水處理成本與技術人才培訓費用，企業應採用「模組化分期投資（Phased Investment）」，先在現有高階 HDI 產線中升級關鍵的 LDI 與微蝕刻模組，建構「半 mSAP（Semi-mSAP）」能力，待高毛利 AI Server 或載板訂單確定後，再全面擴建純 mSAP 產線。

08 mSAP 設備投資與營運成本

CAPEX 資本支出構成計算： 包含高解析度 LDI（雷射直接成像機）、超薄銅化學鍍線、垂直連續電鍍（VCP）設備、高階 AOI/ACI 與 Cleanroom（無塵室等級 Class 1000/100）建置。
OPEX 營運成本與耗材分析： 包含昂貴的乾膜光阻耗用、專用化學電鍍藥水、高純度銅陽極、超純水消耗以及高昂的含銅廢水/廢液環保處理費用。
良率（Yield）對 Unit Cost 的敏感度分析（Sensitivity Analysis）： 在 20/20 µm線路下，良率每提升 1%，單板分攤成本即顯著下降；當良率低於 70% 臨界點時，mSAP 的高昂成本將侵蝕企業利潤。

09 提升 mSAP 製程良率的 4 個方案

在 mSAP 生產線中，由於線寬線距相當微細，任何微小的環境污染、乾膜貼附不均或微蝕刻過度，都會引發大規模的批量報廢。良率（Yield）是決定 mSAP 產線盈虧的界線。掌握從「無塵室微粒管控、乾膜貼合壓強優化、電鍍流場均勻性到 ACI 蝕刻後檢查」四大關鍵節點的品質控制方案（Control Plan），能實質提升 mSAP 產線的生產良率與穩定度。

黃光區環境微粒（Particle）與靜電極致管控： 將貼膜與 LDI 曝光區落實 Class 100 級無塵管控，並配置高效靜電消除棒，防止 Dust Particle 造成線路微斷路。
乾膜（Dry Film）貼合壓強與熱傳導均勻化： 優化真空貼膜機（Vacuum Laminator）參數，確保乾膜完美填補基材微小凹陷，防止電鍍時發生滲鍍（Plating Overhang）。
電鍍槽流場與搖擺機構改善： 透過計算流體力學（CFD）優化 VCP 電鍍槽的噴流板角度與飛巴（Cathode Bar）搖擺頻率，確保全板面鍍銅厚度極差控制在微米級。
導入 ACI（After-Etching Inspection）即時回饋機制： 在閃蝕剝膜後立即進行 ACI 檢驗，一旦發現線寬趨勢偏小，立刻發送訊號校正上游閃蝕槽的藥水溫度與傳輸速度。

當 mSAP 產線出現品質波動時，工程團隊是在互相甩鍋給化學藥水或設備，還是在用數據說話，透過完整的 SPC 找到根本原因？

我們鼓勵企業應建立「mSAP 製程全鏈路履歷追溯系統」，將每張板子經過的 LDI 能量、電鍍電流、閃蝕時間與 AOI 影像完全綁定，利用 AI 數據挖掘（Data Mining）即時定位異常因子。

09 提升 mSAP 製程良率的 4 個方案

黃光區環境微粒（Particle）與靜電極致管控： 將貼膜與 LDI 曝光區落實 Class 100 級無塵管控，並配置高效靜電消除棒，防止 Dust Particle 造成線路微斷路。
乾膜（Dry Film）貼合壓強與熱傳導均勻化： 優化真空貼膜機（Vacuum Laminator）參數，確保乾膜完美填補基材微小凹陷，防止電鍍時發生滲鍍（Plating Overhang）。
電鍍槽流場與搖擺機構改善： 透過計算流體力學（CFD）優化 VCP 電鍍槽的噴流板角度與飛巴（Cathode Bar）搖擺頻率，確保全板面鍍銅厚度極差控制在微米級。
導入 ACI（After-Etching Inspection）即時回饋機制： 在閃蝕剝膜後立即進行 ACI 檢驗，一旦發現線寬趨勢偏小，立刻發送訊號校正上游閃蝕槽的藥水溫度與傳輸速度。

當 mSAP 產線出現品質波動時，工程團隊是在互相甩鍋給化學藥水或設備，還是在用數據說話，透過完整的 SPC 找到根本原因？

10 下一代 Sub-10μm 微細線路的路徑

隨著 AI 晶片封裝走向 2.5D/3D 整合（例如. CoWoS、EMIB）與玻璃基板（Glass Substrate）的興起，電子系統對線路密度的需求正加速向 Sub-10μm（10µm 以下，如 5/5µm）邁進。傳統 mSAP 技術在 10µm 關卡正面臨其限制。 mSAP 結合「無乾膜半導體級光刻、薄蒸鍍（PVD）種子層與玻璃/異質基板」，為下一代超高密度提供互連技術。

以 PVD 濺鍍（Sputtering）取代化學銅底層： 在玻璃或超平整基材上，透過半導體級 PVD 濺鍍幾十奈米（nm）級的 Ti/Cu 種子層，將 mSAP 閃蝕負擔降低。
導入半導體級液態光阻（Liquid Photoresist）與 Stepper 曝光機： 取代傳統乾膜（Dry Film），以塗佈液態光阻搭配半導體步進式曝光機（Stepper），解鎖 5/5µm 的解析度的限制。
無核心板（Coreless）與玻璃基板（Glass Substrate）mSAP 整合： 將 mSAP 技術直接應用於熱膨脹係數（CTE）極低的玻璃基板上，實現高頻、高平整度且無歪斜的超微細載板線路。

對半導體封裝廠（Foundry/OSAT）直接跨足高階載板製造，傳統 PCB 廠的 mSAP 技術是否會面臨被跨界取代的危機？

傳統 PCB 與載板大廠必須加速「半導體化（Semiconductor-ization）」，將半導體級的潔淨度、黃光光刻與 PVD 技術融入 mSAP 產線，透過「PCB 大面積製造優勢 + 半導體極限精度」的跨界結合，在全球 AI 算力基礎設施趨勢中佔據核心地位。

10 下一代 Sub-10μm 微細線路的路徑

以 PVD 濺鍍（Sputtering）取代化學銅底層： 在玻璃或超平整基材上，透過半導體級 PVD 濺鍍幾十奈米（nm）級的 Ti/Cu 種子層，將 mSAP 閃蝕負擔降低。
導入半導體級液態光阻（Liquid Photoresist）與 Stepper 曝光機： 取代傳統乾膜（Dry Film），以塗佈液態光阻搭配半導體步進式曝光機（Stepper），解鎖 5/5µm 的解析度的限制。
無核心板（Coreless）與玻璃基板（Glass Substrate）mSAP 整合： 將 mSAP 技術直接應用於熱膨脹係數（CTE）極低的玻璃基板上，實現高頻、高平整度且無歪斜的超微細載板線路。

對半導體封裝廠（Foundry/OSAT）直接跨足高階載板製造，傳統 PCB 廠的 mSAP 技術是否會面臨被跨界取代的危機？

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製造問與答

01 如何精準控制閃蝕與動態補償，防止過蝕與底側蝕？

閃蝕（Flash Etching）易侵蝕銅線底側，我們建議在 CAM 階段預先加寬微細線路頂端；生產端採用高選擇性有機酸閃蝕藥水，並直連在線 ORP/銅離子感測器實時微調噴嘴壓力與速度，將底側蝕（Undercut）控制在微米級以下，保障高頻阻抗。

01 如何精準控制閃蝕與動態補償，防止過蝕與底側蝕？

02 如何解決超細線距下乾膜氣泡、殘膠與 LDI 對位誤差？

我們認為關鍵在於「真空壓膜（Vacuum Lamination）、電漿（Plasma）去殘膠」與「4-Beam LDI 動態光學對位」。氣泡與殘膠會直接引發微短路。在過往的載板轉型案例來看，我們建議應採用真空熱壓膜消除微氣泡，壓膜後導入 O2/CF4 電漿潔淨表面；曝光端採用 4 光束 LDI 系統並搭配動態網格（Dynamic Grid）補償基板縮漲，將對位精度提升至 ±5µm 內。

02 如何解決超細線距下乾膜氣泡、殘膠與 LDI 對位誤差？

03 如何優化脈衝電鍍與添加劑，確保線高一致性與高 Aspect Ratio 填孔？

高寬比盲孔容易產生電鍍空洞，應導入正反向脈衝電流（PPR）以破壞高電流密度區的離子濃差；搭配 CVS（循環伏安剝離法）動態調控抑制劑與光亮劑濃度，確保全板線高極差 <5% 並達成 100% 無空洞盲孔填平。

03 如何優化脈衝電鍍與添加劑，確保線高一致性與高 Aspect Ratio 填孔？

04 如何提升超薄基銅與介電層結合力，防範熱衝擊下脫落？

我們的解決方法為「奈米級無粗化化學處理（Non-roughness Treatment）」與「偶聯劑分子自組裝」。過度粗化會破壞高頻訊號傳輸。比較好的做法是在 ABF/PP 介電層表面實施奈米級等離子體改性，並塗布矽烷偶聯劑（Silane Coupling Agent）；在不增加物理粗糙度的前提下，透過化學鍵結（Covalent Bonding）將基銅與介電層剝離強度（Peel Strength）提升 30% 以上，輕鬆通過 Reflow 熱衝擊。

04 如何提升超薄基銅與介電層結合力，防範熱衝擊下脫落？

05 如何建立早期瑕疵攔截與高良率 AOR 機制？

判斷指標在於「LDI 後高解析度 AOI 早期攔截」與「 AOR（自動光學重工）微米雷射修補 SOP」。閃蝕後才發現不良將造成損失。高階產線應於乾膜顯影後（LDI 後）即導入 2D/3D AOI 全檢，搶先在電鍍前剔除對位偏離；對電鍍後微小跨橋或殘銅，則連鎖 AOR 雷射微米級氣化修補，將 mSAP 直通良率（FPY）拉升至 95% 以上。